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好运快三 武汉新芯3D IC技术平台,实现晶圆堆叠无限能够
发表于:2020-06-26 01:33 分享至:

原标题:武汉新芯3D IC技术平台,实现晶圆堆叠无限能够

按照调研机构 Yole 统计,3D IC(三维集成)团体市场周围(涵盖3D SoC、2.5D Interposer/Foveros、HBM、CIS等)在 2020 年约 30 亿美元出头,展望 2023 年将成长至 60 亿美元,其中,年复相符成长率最高的是 3D SoC,其次是高带宽存储 HBM。

固然 3D IC 技术已经是当今半导体产业炙手可炎的议题,引发英特尔、台积电、三星等重兵投入,但在图像传感器 CIS 周围,3D IC 技术早已相等广泛。

武汉新芯从 2012 年投身 3D IC 技术研发 CIS 产品,至今累积了超过 84 万片晶圆出货量。

武汉新芯 3D IC 技术的缘首

成立于 2006 年的武汉新芯,是华中地区第一个 12 寸半导体项现在。

2012 年武汉新芯最先与 CIS 大厂豪威 OmniVision(已被韦尔半导体收购)配相符,切入 CIS 技术与产品线。这奠定了今日武汉新芯晶圆堆叠技术的基础,公司更将 3D IC 技术行为晶圆代工营业发展的主要平台之一。经过众年技术积累,武汉新芯已成为全球幼批可挑供 3D IC 代工的半导体企业之一。

2019 年 9 月,武汉新芯的母公司长江存储正式量产 64 层 3D NAND 存储芯片,其采用的 Xtacking 技术便是源于武汉新芯的 3D IC 技术,成为武汉新芯 3D IC 技术在除 CIS 之外的又一行使实例。

把两片晶圆堆叠一首,已经是现在很前瞻的技术好运快三,但武汉新芯并不悦足于此。

武汉新芯晶圆代工部分营业兼走销总监沈亮外示好运快三,公司正在开发众片晶圆堆叠技术好运快三,后续计划是实现 die to wafer 堆叠技术。

3D IC 技术已经通俗行使于 CIS 产品

为什么 CIS 是现在 3D IC 技术行使最广的周围?

随着消耗类产品的不息升级,行家都在同时寻求更高的性能和更幼的元器件尺寸。为了缩短芯单方积,按照摩尔定律来进走晶体管微缩是清淡的做法,但 CIS 芯片却无法如许做。因为在于感光芯片对进光量有必定请求,尺寸过幼会影响进光量,以是必要均衡尺寸和进光量之间的有关。

以是,采用 3D IC 技术将感光芯片和逻辑电路上下堆叠首来,减幼了芯片整相符适积,同时保证了必定的感光面积,兼顾了性能和尺寸需求。

3D IC 行使的创新范例

以长江存储 64 层 3D NAND 闪存举例。它行为全球首款基于 Xtacking 架构设计并实现量产的闪存产品,拥有同代产品中最高的存储密度。

Xtacking 可实现在两片自力的晶圆上别离添工外围电路和存储单元,如许有利于选择更先辈的制造工艺。

当两片晶圆各自完善后,创新的 Xtacking 技术只需一个处理步骤就可议定数十亿根垂直互联通道(VIA)将两片晶圆键相符。相比传统 3D NAND 闪存架构,Xtacking 可带来更快的 I/O 传输速度、更高的存储密度和更短的产品上市周期。

3D IC 技术最理想境界:存算一体

现在人造智能是行家都专门关注的行使,解决方案有 CPU、GPU、ASIC 等,但是随着算力需求的增补,这些方案都面临“存储墙”的题目,即 CPU 和内存之间的数据传输带宽成为了瓶颈,影响了团体处理能力的升迁。

最理想的解决方案,其实是在 3D 技术架构下,打造真实的存算一体,突破“存储墙”的局限。

武汉新芯已经在 2D 技术下,以 NOR Flash 架构做卷积运算,做出可做事的 AI 添速器。但是,受限于 2D 技术的周边电路组织,NOR Flash 的逻辑局部无法完成数据的迅速处理。

倘若采用 3D IC 技术,能够直接将一颗处理器和一颗 NOR Flash 芯片堆叠在一首,在NOR Flash中实现卷积运算和存储,在处理器和 NOR Flash 之间则能够实现数据迅速传输,如许在一颗芯片中就能实现人造智能的数据运算和处理,同时,还能够用 NOR Flash 的一局部行为处理器的 embedded flash。

随着逻辑工艺进入 7nm 和 5nm,最后方针不是撙节成本,而是升迁性能和削减尺寸,但有太众无法议定工艺缩短的电路,例如模拟、I/O、嵌入式闪存等,却又占有很大的逻辑晶圆面积,成本振奋。

倘若逻辑电路放到一片先辈工艺的晶圆上,模拟等电路移到另一片成熟工艺的晶圆上,再议定 3D IC 技术实现全带宽互联,则能够有效挑高处理性能同时降矮成本。

AMD 于 2019 岁首发布的新一代 CPU 便印证了如许的概念,CPU 中央用 7nm,但是 I/O 芯片是 12nm/14nm,固然还没用到晶圆级堆叠,已然表明分歧工艺的组相符实在能够实现成本可控,同时不亏损性能。

3D IC 技术的发展路径

3D IC 技术能够配相符实现创新,但也有几个痛点是无法逃避的。

最先,两片堆叠的晶圆 die size 必须要做到尽量相通,才能实现晶圆级互联时, die之间的对准。

第二个是良率控制的题目。倘若两片晶圆的良率异国控制益,堆叠后的良率会比较矮。

这也是为什么现在 3D IC 技术众用在 CIS 和存储上,由于 CIS 良率容易控制,而 NAND Flash 能够透过修整手段升迁良率。

以是,对于 3D IC 项现在,吾们保举的配相符模式是:在项现在早期,武汉新芯就期待和芯片设计公司、EDA 柔件厂商、终端客户来一首配相符,定义产品架构、进走测试手段的开发和验证、完成容错算法,确保产品开发和体系开发同步,挑高产品的良率。

望益 3D IC 技术的前景和高技术壁垒,武汉新芯擘画了三个阶段的 3D IC 技术现在标:

第一阶段:2020 年 Hybrid Bonding 技术,实现两片晶圆堆叠的非存储类产品量产。

第二阶段:2021 年 M-stacking 技术量产,实现三层及以上的众片晶圆堆叠。

第三阶段:2022 年 Hi-stacking 技术量产,实现晶圆和 die 堆叠整相符。

沈亮指出,第一阶段的 Hybrid Bonding, 越来越众地被客户青睐,用于“存算一体”类人造智能产品。同时在新兴的 d-TOF 上亦将发挥主要作用,由于器件行使直接飞走时间测距,计算量请求比传统 CIS 高,必须采用 Hybrid Bonding 连接方能达到更益的性能和用户体验。

第二阶段的众片晶圆堆叠 M-stacking 技术,是把 DRAM 晶圆也堆叠上往,可行为数据缓冲,实现对存储体的高速数据存取。现阶段采用后段封装工艺制造的 HBM,因其凸点工艺的局限,存在散炎性能差、连接数少等天禀弱点,影响存储容量和带宽挑起飞间。针对此题目,行使众片晶圆堆叠技术工艺精度高、连接炎阻矮和生产效果高的上风可大幅度升迁性能。

第三阶段的 Hi-stacking 技术可挑供晶圆和 die 堆叠在一首的众层解决方案,不再受上下 die 尺寸请求相反的局限,从而使堆叠方案更变通,升迁堆叠后产品的良率,降矮产品成本。

现在武汉新芯已经和众家客户最先以上项方针配相符研发。

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